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新思科技提供基于台积公司5纳米制程的广泛IP组合
2020-06-03    来源:    256
导语:新思科技提供基于台积公司5纳米制程的广泛IP组合,加速高性能计算的SoC设计

摘要:


DesignWare 接口PHY IP包括112G/56G Ethernet、Die-to-Die、PCIe 5.0、CXL、CCIX和内存接口IP,能够支持最高速率

高性能内存接口IP包括DDR5、LPDDR5和HBM2/2E的解决方案,提供最大的内存带宽和带宽效率

宽并行总线技术为112G USR/XSR连接和高带宽互联的Die-to-Die PHY提供非常低延迟的可靠链接

优化的基础IP,如logic libraries、multi-port memory compilers和TCAM提供最大性能和低功耗



新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)今天宣布推出基于TSMC 5纳米(nanometer)制程的业界最广泛的高品质IP组合, 用于高性能计算片上系统(SoC)的开发。基于台积公司制程技术的DesignWare® IP核组合,包括最广泛使用的高速协议接口IP和基础IP,用于加速高端云计算、AI加速器、网络和存储应用的片上系统开发。新思科技市场领先的DesignWare IP核和台积公司5纳米制程的结合,使设计人员能够满足设计性能、功耗和面积要求,同时降低集成风险。

台积公司设计基础架构行销事业部资深经理Suk Lee表示:“我们与新思科技的长期合作为双方共同的客户带来基于台积公司最先进制程技术的DesignWare IP核,令客户能够在包括高性能计算在内的广泛市场应用上,实现一次性流片成功。新思科技采用台积公司先进制程技术的DesignWare IP,帮助设计人员迅速将必要的功能融入设计,同时受益于我们最先进的5纳米制程技术的显著功耗和性能提升。”

新思科技IP核营销与战略高级副总裁John Koeter表示:“近二十年来,新思科技一直为台积公司每一代工艺技术提供高品质DesignWare IP,具有无与伦比的功耗、性能和面积优势。通过在台积公司5纳米工艺技术上提供业界最广泛的接口和基础IP组合,新思科技正在帮助我们的共同客户加快发展,迎接高性能计算片上系统的新时代。”

上市和资源

针对高性能计算片上系统的台积公司 5奈米工艺技术的DesignWare Interface和foundationIP,计划在2020年第二季度末发布。


DesignWare IP核简介

新思科技是面向芯片设计提供高质量、硅验证IP核解决方案的领先供应商。DesignWare IP核组合包括逻辑库、嵌入式存储器、嵌入式测试、模拟IP、有线和无线接口IP、安全IP、嵌入式处理器和子系统。为了加速原型设计、软件开发以及将IP集成到芯片,新思科技IP Accelerated计划提供IP原型设计套件、IP软件开发套件和IP子系统。新思科技对IP品控的大量投入、全面的技术支持以及强大的IP开发方法使设计人员能够降低整合风险,并加快上市时间。


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